㈠ 下图(a)为由4个维持阻塞D触发器组成的4位右移位寄存器。4个D触发器共用一个时钟脉冲信号,因此为同步时序逻辑电路。数码由最左边的FF0的Dr端串行输入。
图 由D触发器组成的单向移位寄存器 (a) 右移位寄存器(b) 左移位寄存器 工作原理: 右移位寄存器的状态表:
并行输出方式:数码由Q3、Q2、Q1、Q0取出 串行输出方式:数码从Q3取出,但需要输入4(触发器的个数)+4(数码位数)个移位脉冲才能从4位寄存器中取出存放的4位数码1011。 ㈡ 4位左移位寄存器。 |
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GMT+8, 2023-7-25 19:53