下降沿触发的JK触发器 该电路在CP脉冲下降沿期间接收JK信号并完成状态翻转,靠的是内部门电路延时时间差而实现的。 ⑴ CP=0时,G3、G4输出高电平,B、B’两组与门封锁,触发器的状态由A、A’两组与门互锁,状态不会改变。 ⑵ CP=1期间,由于B、B’与门其中的一个输入为高电平,所以,只要有另一个也为高电平时,就可由B、B’与门互锁触发器的状态,所以状态不变。 ⑶ CP从0跳到1期间,触发器状态由原A、A’互锁转换到由B、B’互锁,触发器的状态也不变。 ⑷ CP由1跳变到0期间,因G1、G2门的延时比G3、G4门长,使,状态还来不及改变,形成了图示等效电路,其中B、B’已被封锁,由RS触发器的特性方程得:。 可见,电路是一个下降沿触发的触发器。 |
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GMT+8, 2021-12-6 21:10