二进制异步计数器与二进制同步计数器

    1、二进制异步计数器
    1.二进制异步加计数器         
    (1)电路结构
    以三位二进制异步加法计数器为例，如图1所示。该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q 端信号，因而Q ^n＋1＝Q ⁿ，即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，每个触发器的Q 端信号接到相邻高位的C端。
    

图1 3位二进制异步加计数器
    (2)原理分析
    假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图2和图3所示。其中虚线是考虑触发器的传输延迟时间t_pd后的波形。
    

图2 图1所示电路的状态图
    

图3 图1所示电路的时序图
    由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。因此它是2³进制加计数器，也称模八（M=8）加计数器。
    从时序图可以清楚地看到Q₀，Q₁,Q₂的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q₀,Q₁,Q₂,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
    需要说明的是，由图3中的虚线波形可知，在考虑各触发器的传输延迟时间t_pd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转稳定,需要经历的最长时间是nt_pd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在nt_pd 后到来，因此计数脉冲的最小周期T_min＝nt_pd 。
    2.二进制异步减计数器
    图4是3位二进制异步减计数器的逻辑图和状态图。从初态000开始，在第一个计数脉冲作用后，触发器FF₀由0翻转为1（Q₀的借位信号），此上升沿使FF₁也由0翻转为1(Q₁的借位信号)，这个上升沿又使FF₂ 由0翻转为1，即计数器由000变成了111状态。在这一过程中，Q₀向Q₁进行了借位,Q₁向Q₂进行了借位。此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）。输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。因此，该计数器是2³进制（模8）异步减计数器，它同样具有分频作用。
    

图4 3位二进制异步减计数器 (a)逻辑图 (b)状态图
    综上所述，可对二进制异步计数器归纳出以下两点：
    (1)n位二进制异步计数器由n个处于计数工作状态(对于D 触发器，使D_i=Q_iⁿ；对于JK 触发器,使J_i=K_i=1) 的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出）；若用下降沿触发的触发器组成,则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。
    (2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器。也正因为如此，异步计数器的工作速度较低。
    2、 二进制同步计数器
    为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。
    1.二进制同步加计数器
    图5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。
    由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程分别为J₀=K₀=1,J₁=K₁=Q₀、J₂=K₂=Q₀Q₁、 J₃=K₃=Q₀Q₁Q₂ 。
    

图5 4位二进制同步加计数器
    根据同步时序电路的分析方法，可得到该电路的状态表，如表1所示。设从初态0000开始，因为J₀=K₀=1,所以每输入一个计数脉冲CP，最低位触发器FF₀就翻转一次，其他位的触发器FF_i仅在 J_i＝K_i=Q_i-1Q_i-2……Q₀＝1的条件下，在CP 下降沿到来时才翻转。

    图6是图5电路的时序图，其中虚线是考虑触发器的传输延迟时间t_pd 后的波形。由此图可知，在同步计数器中，由于计数脉冲CP 同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP 的作用时间滞后一个t_pd ,因此其工作速度一般要比异步计数器高。
    

图6 图5电路的时序图
    应当指出的是，同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度也要受这些控制电路的传输延迟时间的限制。如果将图5电路中触发器FF₁、FF₂和FF₃的驱动信号分别改为

    即可构成4位二进制同步减计数器，其工作过程请读者自行分析。
2.二进制同步可逆计数器
    实际应用中，有时要求一个计数器即能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。
    4位二进制同步可逆计数器如图7所示，它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动方程分别为

J0=K0=1

图7 4位二进制同步可逆计数器
    当加/减控制信号X=1时，FF₁－FF₃中的各J、K 端分别与低位各触发器的Q 端接通，进行加计数；当X=0时，各J、K 端分别与低位各触发器的Q 端接通，进行减计数，实现了可逆计数器的功能。