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在异步时序逻辑电路中，由于没有统一的时钟脉冲，分析时必须注意,触发器只有在加到其CP 端上的信号有效时，才有可能改变状态。否则，触发器将保持原有状态不变。因此，在考虑各触发器状态转换时,除考虑驱动信号的情况外，还必须考虑其CP 端的情况，即根据各触发器的时钟信号CP 的逻辑表达式及触发方式，确定各CP 端是否有触发信号作用（对于由上升沿触发的触发器而言，当其CP 端的信号由0变1时,则有触发信号作用；对于由下降沿触发的触发器而言,当其CP 端的信号由1变0时，则有触发信号作用）。有触发信号作用的触发器能改变状态；无触发信号作用的触发器则保持原有的状态不变。
例1 分析图1所示逻辑电路。
 （Q0由0→1时此式有效）3.列状态表，画状态图和时序图 列状态表的方法与同步时序电路基本相似，只是还应注意各触发器CP 端的状况（是否有上升沿作用）,因此，可在状态表中增加各触发器CP 端的状况,无上升沿作用时的CP 用0表示。该例题的状态表如表81所示：
由状态图和时序图可知，此电路是一个异步四进制减法计数器,Z是借位信号,也可把该电路看作一个序列信号发生器。4TCP为输出序列脉冲信号Z 的重复周期，1TCP为脉宽。 |
阻容降压电路结构原理图解
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GMT+8, 2023-4-20 14:11
（CP由0→1时此式有效）
