VHDL原件声明及例化语句

层次化设计

采用层次化设计的优点：

在一个设计组中，各个设计者可独立地以不同的设计文件设计不同的模块原件。

（1）各个模块可以被其他设计者共享，或备以后使用；

（2）层次设计可使系统设计模块化，便于移植，复用；

（3）层次设计可使系统设计周期更短，更易于实现。

元件声明

元件声明是对所调用的较低层次的实体模块（元件）的名称、类属参数、端口类型、数据类型的说明。

元件声明语句的格式：

component<component_name>

generic(

<generic_name> : <type> : = <value>;

<other generics>…

）;

port(

<port_name> : <mode> <type>;

<other ports>…

）;

end component;

其中component_name为所要声明的元件的名字，generic(）为元件的类属说明部分，port()为元件的端口说明部分。

元件声明累死实体声明（entity），可在以下部分声明元件：结构体（Architecture）；程序包（Package）；块（Block）。

被声明元件的来源：VHDL设计实体；其它设计实体；另外一种标准格式的文件。